11月21日，2025集成電路發(fā)展論壇（成渝）暨第三十一屆集成電路設(shè)計(jì)業(yè)展覽會(huì)（以下簡(jiǎn)稱(chēng)：ICCAD-Expo 2025）在成都西部國(guó)際博覽城盛大閉幕。
這場(chǎng)匯聚 300 余家行業(yè)領(lǐng)軍企業(yè)、超萬(wàn)名專(zhuān)業(yè)觀眾的技術(shù)盛宴上，國(guó)內(nèi)領(lǐng)先的高速接口 IP 及解決方案提供商晟聯(lián)科成為全場(chǎng)焦點(diǎn)：不僅首次公開(kāi)展示 PCIe PHY+Controller 一體化方案，CEO 陳繼強(qiáng)更是受邀參與【IP與IC服務(wù)設(shè)計(jì)分論壇】，發(fā)表主題為《3D Interface IP，新一代架構(gòu)算力芯片的互聯(lián)基石》的演講，全方位分享晟聯(lián)科在邊緣算力互聯(lián)領(lǐng)域的技術(shù)突破與產(chǎn)業(yè)落地成果。
▲ 晟聯(lián)科創(chuàng)始人&CEO 陳繼強(qiáng)
主題演講：3D Interface IP，筑牢算力芯片底層基石
隨著高性能計(jì)算正在經(jīng)歷一場(chǎng)新的革命，大模型推理推動(dòng)算力競(jìng)爭(zhēng)從通用芯片轉(zhuǎn)向?qū)Ｓ眯酒?D堆疊突破內(nèi)部帶寬后，芯片堆疊之間互聯(lián)設(shè)計(jì)卻成了新的瓶頸。
陳繼強(qiáng)首先介紹了晟聯(lián)科3D接口IP的技術(shù)成果，晟聯(lián)科的互聯(lián)方案讓專(zhuān)用芯片客戶(hù)無(wú)需攻克數(shù)?；旌显O(shè)計(jì)的難題，就能構(gòu)建Tbps級(jí)數(shù)據(jù)航道。這不僅是接口技術(shù)的進(jìn)步，更是讓3D IC真正釋放澎湃算力的互聯(lián)基石！
他表示，隨著AI 產(chǎn)業(yè)競(jìng)爭(zhēng)重心正從云端訓(xùn)練向邊緣推理快速遷移。數(shù)據(jù)顯示，到 2027 年推理算力負(fù)載占比逼近 80%，其中邊緣推理部署占比達(dá) 50% 以上，自動(dòng)駕駛、智能工廠、AI 手機(jī)等場(chǎng)景的規(guī)模化落地，推動(dòng)高效、可擴(kuò)展、成本最優(yōu)的推理算力成為產(chǎn)業(yè)發(fā)展新引擎。
面對(duì)邊緣場(chǎng)景對(duì)高速推理、高可靠性、低成本功耗的三重核心訴求，傳統(tǒng)架構(gòu)難以突破 "內(nèi)存墻" 瓶頸。在典型推理任務(wù)中，存儲(chǔ)的帶寬的利用率不到50%，計(jì)算在等存儲(chǔ)。而存算一體架構(gòu)通過(guò)將計(jì)算單元嵌入存儲(chǔ)陣列，從根本上減少數(shù)據(jù)搬運(yùn)，可將算力利用率提升 20% 以上，成為破解邊緣推理困境的關(guān)鍵技術(shù)路徑。
01技術(shù)破局：eLink-xD 系列突破TSV互聯(lián)瓶頸
陳繼強(qiáng)強(qiáng)調(diào)，存算一體架構(gòu)雖打破 "內(nèi)存墻"，卻面臨 3D 堆疊帶來(lái)的互聯(lián)設(shè)計(jì)復(fù)雜性新瓶頸，TSV 互聯(lián)質(zhì)量直接決定系統(tǒng)最終性能。為此，晟聯(lián)科針對(duì)性打造 eLink 系列高速互聯(lián)解決方案技術(shù)矩陣：eLink-xD 系列提供先進(jìn) Die-to-Die 連接能力，eLink-2D 解決片內(nèi)互聯(lián)挑戰(zhàn)，eLink-3D 突破 TSV 互聯(lián)瓶頸。
02落地實(shí)力：從系統(tǒng)級(jí)封裝到全場(chǎng)景適配，解決大規(guī)模芯片設(shè)計(jì)的時(shí)序收斂難題
從架構(gòu)到實(shí)體落地，eLink-xD 已實(shí)現(xiàn)系統(tǒng)級(jí)封裝（SiP）的成熟應(yīng)用，兼容 Logic-on-Memory、Logic-on-IO、Memory-on-Logic 混合堆疊三種主流 3D IO 實(shí)現(xiàn)形態(tài)，適配 HBM、異構(gòu)集成等多樣化場(chǎng)景。其內(nèi)置鏈路訓(xùn)練、時(shí)延鎖定、溫度自適應(yīng)機(jī)制，實(shí)現(xiàn)超越 1E-15 的 BER 可靠性，可從容應(yīng)對(duì)高低溫、強(qiáng)干擾等嚴(yán)苛環(huán)境。
03 3D布局：更高性能，助力多應(yīng)用高速互聯(lián)
演講最后，陳繼強(qiáng)公布晟聯(lián)科 3DIO 技術(shù)研發(fā)路徑圖：現(xiàn)階段聚焦成熟工藝下的可靠性通信設(shè)計(jì)，未來(lái)利用更先進(jìn)工藝節(jié)點(diǎn)進(jìn)行功能迭代，進(jìn)一步提升帶寬、帶寬密度與能效，從而覆蓋更多場(chǎng)景。
同時(shí)，晟聯(lián)科已構(gòu)建包含 56G/112G SerDes、PCIe 6.0、UCIe、3D IO 的完整高速I(mǎi)P互聯(lián)技術(shù)矩陣，累計(jì)賦能客戶(hù)超 100 億美元設(shè)備出貨，成為全球芯片企業(yè)可靠的互聯(lián)技術(shù)伙伴。
晟聯(lián)科精彩直擊： PCIe PHY+Controller 方案首秀
此次ICCAD-Expo 2025展會(huì)上，晟聯(lián)科D83、D84 展臺(tái)人氣爆棚，三大高速接口 IP 解決方案集中亮相，成為專(zhuān)業(yè)觀眾駐足交流的核心區(qū)域。
01 重磅首發(fā)：PCIe PHY+Controller 方案實(shí)現(xiàn)高速互通實(shí)測(cè)
展臺(tái)上，晟聯(lián)科重點(diǎn)展示了PCIe PHY+Controller 全棧方案引發(fā)行業(yè)廣泛關(guān)注，現(xiàn)場(chǎng)完成兩大關(guān)鍵實(shí)測(cè)驗(yàn)證：
· 實(shí)現(xiàn)PCIe 5 應(yīng)用<-> Transaction Layer <-> Physical Layer的高速互通測(cè)試；
· 實(shí)現(xiàn)晟聯(lián)科PCIe測(cè)試板與商用Server CPU的高速互通測(cè)試。
該方案通過(guò)物理層（PHY）與控制器（Controller）的深度集成，無(wú)需額外適配即可快速部署，大幅降低客戶(hù)集成成本與研發(fā)周期。其全面兼容 PCIe Gen1-Gen5 規(guī)范，覆蓋2.5GT/s 至 32GT/s 速率，可靈活匹配邊緣智能、高性能計(jì)算等多場(chǎng)景需求，為設(shè)備提供穩(wěn)定高效的高速互聯(lián)支撐，精準(zhǔn)契合大算力時(shí)代的技術(shù)剛需。
▲ 現(xiàn)場(chǎng)觀眾觀看PCIe Demo
以技術(shù)為核心，賦能算力生態(tài)新發(fā)展
從 PCIe PHY+Controller 一體化方案的實(shí)測(cè)落地，到 eLink-xD 系列解決方案的全場(chǎng)景適配，再到 3DIO 技術(shù)的未來(lái)布局，晟聯(lián)科正以 "系統(tǒng)級(jí)互聯(lián)伙伴" 的定位，持續(xù)破解算力互聯(lián)瓶頸，為邊緣計(jì)算、AI 推理等領(lǐng)域提供核心技術(shù)支撐，助力中國(guó)集成電路產(chǎn)業(yè)鏈高質(zhì)量發(fā)展。
未來(lái)，晟聯(lián)科將繼續(xù)深耕高速接口 IP 技術(shù)研發(fā)，推動(dòng)更多創(chuàng)新方案落地應(yīng)用，與行業(yè)伙伴攜手構(gòu)建共贏的算力互聯(lián)生態(tài)！
